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异构集成复杂系统-Chiplet革命来临,你了解吗?

 长期以来,我们看到的芯片通常是通过一套工艺在一个晶圆上完成的。以SoC(System on Chip)芯片为例,苹果最新手机使用的A12芯片集成了6核CPU、4核GPU、8核神经网络处理器,还有ISP、二级缓存、I/O等模块,整个芯片由台积电7nm工艺制造而成。
  那么,我们是否可能像搭积木一样,将不同工艺的芯片模块组装在一起来造芯片呢?这种芯片有哪些优势?本文依次给出答案。

chiplet模式简介

  搭积木造芯片的模式名叫Chiplet(直译为小芯片),它是一类满足特定功能的die,我们称它为模块芯片。Chiplet模式是通过die-to-die内部互联技术将多个模块芯片与底层基础芯片封装在一起,构成多功能的异构集成System in Packages(SiPs)芯片的模式。  
  Chiplet模式的玩家希望构建一个生态系统,这里有一个丰富的模块芯片库可供选择,集成商根据需求设计芯片封装架构,自由选择模块芯片交给制造商进行制造和封装
  与传统制造流程不同的是,集成商不再是购买IP,而是采购满足整体芯片架构的、即插即用的die,这样的die在工艺上不受其他模块的约束,工艺选择灵活,可以是逻辑的芯片,也可以是模拟芯片
  理论上讲,这种技术是一种短周期、低成本的集成第三方芯片(例如I/O、存储芯片、NPU等)的技术。
  chiplet的概念最早来自DARPA的CHIPS项目。根据该项目试图解决的主要问题和愿景来看,chiplet可以说是一种新的芯片设计模式,要实现chiplet这种新的IP重用模式,首先要具备的技术基础就是先进的芯片集成封装技术。SiP的概念很早就有,把多个硅片封装在一个硅片里也有很久的历史了。但要实现chiplet这种高灵活度,高性能,低成本的硅片重用愿景,必须要先进的芯片集成技术,比如Intel最近提出的Foveros,3D集成技术。  

  source: Intel
  3D集成技术使我们的芯片规模可以在三维空间发展,而不是传统的限于二维空间。由于在二维空间里,摩尔定律已经很难延续,向三维发展也是一个自然的趋势。此外,正如下图所说的,这种3D集成技术除了提供更高的计算密度之外,还可以让我们重新考虑系统架构(enabling a complete rethinking of system),这个也就是chiplet模式给我们带来的各种新的灵活性,后面再详细讨论。 

  这里我们不详细讨论3D集成技术的细节,根据目前的发展,在未来几年,相关技术会越来越成熟,应该能够为chiplet模式的普及做好准备。

chiplet的优势

  总得来说,我个人认为chiplet模式对于AI硬件的长期发展会有非常正面的影响,主要体现在下面几个方面。
第一,工艺选择的灵活性
  chiplet模式的最大优势之一就是一个系统里可以集成多个工艺节点的硅片(如下图所示)。  
  这也是chiplet模式可能支持快速开发,降低实现成本的一个重要因素。大家知道,在芯片设计中,对于不同目的和类型的电路,并不是最新的工艺就总是最合适的。在目前的单硅片系统里,系统只能在一个工艺节点上实现。而对于很多功能来说,使用成本高风险大的最新工艺即没有必要又非常困难,比如一些专用加速功能和模拟设计。如果chiplet模式成立,那么大家在做系统设计的时候则有了更多的选择。对于追求性能极限的模块,比如高性能CPU,可以使用最新工艺。而特殊的功能模块,比如存储器,模拟接口和一些专用加速器,则可以按照需求选择性价比最高的方案。

  这一点对于AI芯片的发展是相当有利的。首先,AI加速本身就是一个DSA(专用领域架构),其架构本身就是专门为特定运算定制的,具有很高的效率,即使选择差一两代的工艺,也可以满足很多情况的要求。但目前,大多数这个领域的初创公司,都面临工艺选择的困境。如果选择先进工艺,可能一次投片就耗尽所有投资。如果不选,好像一下就输在了起跑线。如果chiplet模式成为主流,大家的工艺选择应该可以更加理性,工艺虽不是最新但性价比最好的chiplet会有更多机会。第二,对于很多可能大幅提升AI运算效率的新兴技术,比如存内计算,模拟计算(包括光计算),它们使用的器件往往只在相对较低的工艺节点比较成熟,和系统的其它部分怎么集成就是个大问题。chiplet模式也可以解决这个问题,则这些技术的开发商可以以chiplet IP的形式提供产品,和其它不同工艺的功能模块集成在一起,而无需受限于Foundry工艺的进展。

第二,架构设计的灵活性
  以chiplet构成的系统可以说是一个“超级”异构系统,给传统的异构SoC增加了新的维度,至少包括空间维度和工艺选择的维度。首先,如前所述,先进的集成技术在3D空间的扩展可以极大提高芯片规模。这当然对AI算力的扩展和成本的降低有很大好处。第二,结合前述的工艺灵活性,我们可能在架构设计中有更合理的功能/工艺的权衡,有利于AI SoC或者AIoT芯片更好的适应应用场景的需求。第三,系统的架构设计,特别是功能模块间的互联,有更多优化的空间。在目前的AI芯片架构中,数据流动是主要瓶颈。HBM(也可以看成是一种chiplet)可以在一定程度上解决处理器和DRAM之间的数据流动问题,但价格还过于昂贵。对于云端AI加速,Host CPU和AI加速芯片之间,以及多片加速芯片之间的互联,目前主要通过PCIe,NvLink,或者直接用SerDes等等。如果是chiplet方式,则是硅片的互联,带宽,延时和功耗都会有巨大的改善。另外,目前的片上网络NoC是在一个硅片(2D)上的,而未来的NoC则扩展到硅片之间,特别是和Active Interposer结合,就可能成为一个3D网络,其路由,拓扑以及QoS可以有更多优化的空间。
第三,商业模式的灵活性
  chiplet模式在传统的IP供应商和芯片供应商之外,提供了一个新的选择:chiplet硅片供应商。对于目前的AI芯片厂商来说,要么聚焦在AI加速部分,以IP形式或者外接硬件加速芯片的形式提供产品;要么走垂直领域,做集成AI加速功能的SoC。对于前者来说,chiplet可以提供一个新的产品形式,增加潜在的市场,或者拉长一代产品(工艺)的生命周期。对于一些硅实现能力比较强的厂商来说,也说不定未来会演变成专门做chiplet的供应商。对后者来说,可以直接集成合适AI chiplet而不是IP(还需要自己做芯片实现),大大节约项目开发的时间。
  因此,可以预见,AI chiplet会成为AI硬件重用和集成的重要模式。
chiplet模式的挑战

  Chiplet模式的发展核心在于构建一个丰富的模块芯片库,使它们可以被自由选择,通过先进封装技术集成为复杂的异构系统。其发展目前主要面临四方面挑战。

  互联标准。首先,设计这样一个异构集成系统需要统一的标准,即die-to-die数据互联标准。为此,英特尔首先提出了高级接口总线(Advanced Interface Bus,AIB)标准。在DARPA的CHIPS项目中,英特尔将AIB标准开放给项目中的企业使用。AIB是一种时钟转发并行数据传输机制,类似于DDR DRAM接口。目前,英特尔免费提供AIB接口许可,以支持广泛的Chiplet生态系统,包括设计方法或服务供应商、代工厂、封装厂和系统供应商。此举将加速AIB标准的快速普及,有望在未来成为类似ARM的AMBA总线的业界标准。

使用AIB标准的SiP芯片
  封装技术。将多个模块芯片集成在一个SiP中需要高密度的内部互连线。可能的方案有硅interposers技术、硅桥技术和高密度Fan-Out技术,不论采取那种技术,互连线(微凸)尺寸都将变得更小,这要求互连线做到100%的无缺陷。因为互联缺陷可能导致整个SiP芯片不工作。

用于TSV互联的铜微凸点(micro bumps)显微图
  测试技术。作为一个复杂的异构集成系统,保证SiPs芯片功能正常比SoC更困难。SoC芯片通常需要采购IP,而目前关于IP的重用方法中,IP的测试和验证已经很成熟,可以保证IP接入系统没有问题。采用Chiplet模式的SiPs芯片则不同,它采购或使用的是制造好的die,即模块芯片。这对单个die的良率要求非常高,因为在SiPs中一个die的功能影响了整体性能,一旦出了问题损失巨大。同时在die设计中还需要植入满足SiPs芯片的测试协议。而对于SiPs芯片,由于管脚有限,如何单独测试每个die的性能和整体SiP的性能也是一个难点。
  开发工具。上面提到的三个技术挑战,都需要软件工具的支持,对于EDA工具带来巨大的需求。例如在芯片设计中,30%-40%的成本是工具软件。DARPA的 CHIPS项目中一个工作重点就是设计工具。Chiplet技术需要EDA工具从架构探索,到芯片实现,甚至到物理设计提供全面支持。

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