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不连续性正在推动3D-IC封装设计和验证的创新

中断和不连续通常是进步的标志。无论我们计划和准备多少,一个没有经历动荡的行业很少有进步。角色和责任会发生变化,熟悉的流程会消失,甚至我们使用的工具也会发生变化。然而,任何曾经参与合并的人都知道,当两个团队各自拥有完善的实践和流程时,会遇到一些最大的挑战,他们的任务是寻找新的合作方式来实现新的合作混合实体。组织结构放大了这些群体之间的冲突和分离,因为它们通常有各自独立的成功指标。

多芯片封装(MCP,Multi-chip packages)已经存在了相当长的一段时间,外包半导体组装和测试(OSAT,outsourced semiconductor assembly and test )行业多年来一直在制造它们。然而,传统的2D布局和封装方法越来越受到重视,以满足性能和外形尺寸的需求。三维集成电路(3D-IC,Three-dimensional integrated circuit)设计提高了数据吞吐量和给定占位面积中的功能。与传统封装方法相比,通过转向3D,可以缩短任何两个给定点之间的连接,同时降低寄生电阻和电容值。这增加了带宽并允许更小的驱动器用于芯片间通信,同时这显着地降低了功耗。

封装技术在芯片设计中至关重要

集成电路产业和封装行业都有完善的设计和验证流程,因此两者的合并不应该花费太多的工作。对吗?当然不是那么容易。虽然每个封装时代都给行业带来了颠覆性的变化,但上次我们看到这种动荡时,业界已经从引线框架和机械计算机辅助设计(MCAD,mechanical computer- assisted design)工具转变为塑料球栅阵列(PBGA,plastic ball grid array)和package-on-package(PoP)技术,这些趋势预示着电子设计自动化(EDA)封装工具的发展。

然而,3D-IC的出现可以被视为合并不同技术的应用场景研究。 3D封装允许设计者将使用不同技术(例如,不同工艺节点或类型)的芯片组合成具有类似性能和占用面积的单个多芯片封装(异构技术集成)。这对现实世界意味着什么?使用3D-IC,我们有不同的设计组件由不相关的设计团队和/或公司提供。每个组件都使用不同的工具设计,适用于不同的工艺流程,具有不同的数据库格式和截然不同的布局样式。

wafer(晶圆)级芯片封装(左)vs扇出wafer(晶圆)级封装(右)

为什么使用上述不同工具的组件设计很重要?各个IC和知识产权(IP)的设计符合成熟且经过验证的设计规则,这些封装规则在由给定代工厂提供的合格工艺设计套件(PDK,process design kit)中,并由电子设计自动化(EDA)的自动化流程和工具提供支持。 工业设计使用曼哈顿形状和硅再分布层(RDLs,silicon redistribution layers)来构建。在将设计发送给代工厂之前,物理验证(例如设计规则检查(DRC,design rule checking),光刻友好设计(LFD,litho-friendly design)仿真和制造设计(DFM,design for manufacturing )优化)可确保物理制造成功。所有这些验证都针对特定代工厂的特定工艺节点(并且符合资格)。使用包含多个芯片的3D-IC封装,这意味着有多个PDK,每个PDK与其他PDK明显不同。传统上,没有PDK可以跨越这些单独的芯片工艺,同时还可以捕获特定于封装的工艺影响。

IC的布局风格也带来了关于层深度的假设。在IC设计中,在给定层/数据类型上绘制的所有内容都表示相同的垂直深度(即,metal1与metal2)。当有多个IC组件可能碰巧在同一图形数据库系统(GDS,graphic database system)分层上但在不同深度处具有对象时,这种假设就会失效。这种差异也会导致连接模型的失效。 IC设计师习惯于金属堆叠(例如,金属1到金属2通过通孔),但是当它们将顶部连接到插入器时会发生什么?一个顶部金属可以是金属6,另一个顶部金属可以是金属12。

芯片封装市场的增长预测

当然,不只是受到影响的物理布局。设计意图怎么样?在IC空间中,设计人员从寄存器传输级(RTL)抽象生成Verilog代码,或者生成表示为SPICE输入的原理图。为了验证连接性,布局与原理图(LVS)过程依赖于有源器件引脚。其他电路验证,包括寄生参数提取(PEX)和电气规则检查(ERC),可确保电路实现设计的预期性能和可靠性目标。

当然,不只是物理布局受到影响。设计意图怎么样?在IC领域中,设计人员从寄存器传输级(RTL)抽象生成Verilog代码,或者生成表示为SPICE输入的原理图。为了验证连接性,布局与原理图(LVS,layout vs. schematic)过程依赖于有源器件引脚。其他电路验证,包括寄生参数提取(PEX)和电气规则检查(ERC),可确保电路实现设计的预期性能和可靠性目标。

但至少IC有正式和自动验证工具!由于大多数封装设计仍由OSAT公司手动组装,因此封装指南往往不那么详细和标准化,并且就物理实现而言更加灵活。封装设计规则手册主要包括描述设计意图的文本文档,但没有正式的PDK,设计规则层,甚至层图/分配。这些设计意图规范对于每个封装来说都是唯一的,并且在封装装配之前应用于每个封装设计数据库中。此外,OSATS通常可以选择基板供应商,这些供应商必须考虑自己的工艺特定组件,基板材料(层压板与硅)可影响封装设计流程(下图)。

衬底材料影响设计流程

封装设计者还主要依靠手动编译的电子表格来表示其电路。由于封装设计工具不处理晶体管级别的数据,因此使用AIF等文件格式来表示从一个芯片的引脚到其周围环境的连接。由于没有真正的设备,依赖于SPICE风格的网表的传统LVS工具无需检查。甚至要检查的失效机理也可能不同,并且封装组件级别的影响(例如应力和热条件)最终会影响原始die的行为。

哇,上面介绍的场景非常可怕!面对所有这些挑战和差异,3D-IC将如何成功?我相信很多人都认为我们需要一个全新的设计流程。但是,异构封装规划和设计系统会是什么样子的?确保异构封装成功有两个主要要求:

•设计人员必须能够识别和验证组件之间的连接;以及

•设计人员必须拥有描述预期电路的原始源网表,以及提取封装电路并验证其是否符合设计意图的能力。

到目前为止,业界已经学到了一件事 - 我们更好地扩充现有的IC和封装流程,以便在不同的域之间顺利传输数据,而不是试图将所有功能强制转换为单一的工具环境。通过在两个域之间架起一座桥梁,我们使所有团队能够继续尽可能地减少对传统经验和工作流程的干扰。这意味着开发新的物理验证方法,了解不同的封装组件,它们的位置和转换,以及它们的特定工艺流程的依赖性。

晶圆级封装发展趋势预测

保留设计意图还需要扩展现有工具。典型的IC验证包括LVS,它需要可信的预定义源网表。该网表是从具有预先表征的小区数据的RTL生成的。 IC LVS需要连接组件,并在需要时强制插入虚设备。但是,您如何在不同的基板和数据库之间传达设计意图?电子表格作为主要的交换机制,设计师将如何沟通所有不同类型的数据/信息?它将如何随着复杂性和引脚数量的增加而扩展?地理上不同的团队或外部供应商之间的互动会是什么样的?团队会在什么样的周期时间内获得反馈?

业界推出的任何解决方案都必须自动化每个设计特定的装配结构选择之间的通信,并能够从两个域集中读取和处理数据格式。独立的进程内验证必须通过支持物理和电子检查以及自动检查新的或非标准规则来解决快速变化和复杂的先进封装规则。需要一个功能强大的几何处理引擎与现场求解器技术相结合,以处理电磁干扰,信号完整性和电源完整性的内置检查,以及用户可定义的自定义规则。最终目标是实现一个自动化解决方案,可以有力地处理转换为签名格式和适当检查的问题,而无需设计人员熟悉不同的底层格式,同时还使其易于使用,快速,准确。

幸运的是,上面列出的所有挑战的解决方案都已上线。 EDA公司正在推出新的和增强的工具和流程,使3D-IC封装设计人员能够继续使用他们现有的工具集,同时添加执行包DRC,LVS和PEX等流程所需的功能。例如,MentorXpedition®SI基板集成工具可以生成多种格式的系统级连接信息(例如,用于封装LVS的类似电子表格的网表,或用于下游分析的系统级Verilog网表,如静态时序分析(STA) )。 Calibre®3DSTACK工具支持包物理验证(DRC,LVS和LVL)。为了使设计人员能够以独立模式在封装上运行LVS,可以提取芯片到芯片或芯片到BGA之间的连接。然后可以将该提取的网表与Xpedition SI工具的网表进行比较,并用于驱动寄生参数的提取或其他电路分析。

可以通过无源内插器或封装级RDL的物理连接是否短路或开路来验证它们在布局中连接的引脚标签。 Calibre xACT™IC寄生提取工具可以本地读取Calibre 3DSTACK工具所需的输入。它还提供了可用于防止寄生效应重复计算的选项。在STA流程中,Calibre 3DSTACK工具将接口组件创建(包括连接注释),接口技术数据创建和接口RC规则/模型校准自动化作为一个步骤(即,一个Calibre 3DSTACK运行)。

为了进一步支持这种增长,芯片代工厂和OSATS正在创建第一个装配设计(A DK s) - 相当于IC PDK的封装。这些ADK增强了IC的代工厂工艺专用PDK,实现了许多不同目标工具的验证设计流程,涵盖了与封装相关的问题,封装中的芯片以及两者的组合。这种形式化的指导使得最终的封装设计及其所有组件能够在发送生产封装之前独立于原始设计工具和任何专有数据格式进行验证。引入符合代工质量的ADK用于封装的签核物理验证,结合在IC和封装域中运行的新工具和增强工具,提供标准化规则,合格工具,接口格式,输入/输出格式 - 所有经过测试,合格并证明可以生产出能成功工作的产品。合格ADK的可用性将使客户能够生产具有优化芯片/封装性能的更高质量的设计输入,同时缩短整体周期时间。

这种工具功能的融合,结合A DK提供的支持,能够快速安装IC和封装设计,并在其现有的工具流程和工艺中自信地采用新的封装设计和验证技术(下图)。通过最小化对工作流程的影响,这种方法支持更快地推出3D-IC产品。

异构封装规划和设计相互依赖性

异构封装规划和设计相互依赖性推动了对支持所有设计团队需求的混合功能的需求。

总结

3D-IC封装是半导体行业中快速增长的一部分:简化和加快封装产品,提供覆盖范围和准确结果,支持并鼓励现有和新兴封装技术的发展,以及他们可以提供的新型和创新的产品。

· 2019-03-20 10:34  本新闻来源自:万物云联网,版权归原创方所有

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