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用钴取代铜:芯片制造20年来最大突破?

我们正处在迄今为止最大的计算浪潮——由大数据驱动的人工智能时代——的风口浪尖。要实现这个时代,需要显著增强处理器性能、内存容量和延迟。这些要求出台之际,该行业正日益受到经典摩尔定律增速放缓的挑战。要继续推动该行业向前发展,需要在原子尺度上系统地设计新的材料组合,使人工智能能够与创新的架构和设备相结合.

本文由两部分组成,首先研究晶体管接触和本地互连中的材料弯曲,然后讨论集成材料解决方案的需求。

PC时代的特点是经典的摩尔定律的收缩,这依赖于少量的材料和几何比例的光刻技术,以提高芯片的性能、功耗、面积和成本,通常被称为PPAC。

到了移动时代,我们看到经典摩尔定律中使用的原始材料达到了物理极限,一些新材料随着设备架构的变化被采用以推动PPAC的扩展(例如从平面晶体管到FinFETs)。

在人工智能时代,PPAC的改进需要更多新奇的材料。此外,随着尺寸的缩小,界面在材料特性中所占的比例越来越大,在原子尺度上进行材料工程是一个关键的要求和挑战。

需要新材料的一个关键领域是接触和局部互连,这是连接晶体管和外部世界的最小尺度的金属互连,目前分别使用钨和铜制作(见图1)。

新材料

应用材料的创新材料工程方面的工作开发了一套产品,用于使用钴作为导体制造晶体管接触和互连。这是20多年来给晶体管供电的金属线路首次发生的改变,上一次变化是在1997年采用了铜。

虽然我们将继续看到新的架构和光刻技术的进步,但在芯片制造方面最引人注目的变化将出现在材料领域。从上世纪90年代使用的少量材料,我们预计将看到新材料数量的10倍增长以实现性能提升,推动人工智能应用的广泛采用。

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为什么是钴?

10nm节点,使用钨作为晶体管接触金属由于其电阻和间隙而成为芯片性能的瓶颈。类似地,在M0和M1级别用铜制造的局部互连在间隙、电阻和可靠性方面也受到了影响,从而限制了性能并影响了芯片的制造成本。在7nm制造节点及以下用钴替换钨触点和铜的局部互连可以缓解这些性能瓶颈(见图2)。

那么,钴有什么好处呢?与钨相比,钴在小尺寸上具有天生的优良电阻,因为它能够用更薄的屏障填充更小的器件。

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制作钨触点需要一个相当厚的套管,套管上有一个由两种材料构成的阻挡层和成核层。这些薄膜的厚度不能随着特征的缩小而进一步减少,从而限制了导电金属的可用体积。当晶体管触点缩小到约12nm时,它就达到了物理极限,此时钨材料没有体积可用。钴可以实现更薄的内衬层,临界尺寸(CD)为15纳米(大约相当于7纳米节点)时,导电金属可增加3.7倍。

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采用钴晶体管触点可显著降低电阻和变异性。根据研发结果,钴触点的电阻性降低了87%,可变性从10欧姆以上(标准化)降低到0.06欧姆左右。这些改进使得晶体管的固有性能得以更好地实现,因为由于电阻降低导致功耗更小,由于晶体管接触可变性降低导致良率更高。

即使消除了晶体管的触点瓶颈,下一个性能瓶颈还有铜局部互连。虽然铜作为大块金属的电阻低于钴,但在10-15nm范围内存在一个交点,其中钴互连线的电阻低于铜。造成这种交叉的原因是电子平均自由程——铜大约是39nm,钴大约是10nm。电子平均自由程定义了电子在无散射的情况下在体材料中传播的长度。当特征值低于平均自由程时,在材料界面和晶界处会发生显著的散射,导致电阻增加;一个更小的电子平均自由路径允许电子以更少的碰撞通过窄线,从而产生更低的电流电阻。

此外,如前所述,钴相比于铜可以工作在更薄的屏障层,因此钴互连的垂直电阻较低的。基于这些原因,钴有助于在7nm及以下制造节点释放晶体管的全部潜力。

最后,我们用EDA模拟了一个5级环形振荡电路,以此证明钴的价值。实验结果表明,在一定范围内的模拟实验中,含钴电路的性能优于含钨电路。事实上,随着临界尺寸的缩小,钴的优势也在显著增加(芯片的性能提高了15%)。

综合材料解决方案

在PC时代,推动经典的摩尔定律通常依赖于单一工艺系统解决方案,集成工艺较少。在移动时代,我们看到了集成工艺系统的发展,使新材料的实施成为可能。与早期的时代不同,这不仅仅是一种材料替代另一种材料。相反,它需要多种创新,跨越一系列的工艺技术,共同解决集成新材料所需的各种挑战。解决钨和铜限制的综合材料解决方案使钴的突破成为可能。

结论

我们将越来越多地看到PPAC面临的挑战,这些挑战需要通过新材料和集成材料解决方案来解决。在应用材料行业,我们拥有业内最全面的材料工程能力,可以在同一屋檐下探索、开发和整合行业变化。我们有独特的定位来解决新材料的问题,并将这些集成材料解决方案推向市场,以解决人工智能时代的挑战。

· 2020-01-10 09:43  本新闻来源自:,版权归原创方所有

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