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制造7纳米芯片难在哪里

 华为海思芯片设计公司,它跟芯片制造厂之间的合作紧密深入。这一篇会先讲7纳米芯片制造之难,然后大家才更好理解芯片设计的不易

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芯片生产涉及IC设计IC制造IC封装三个核心环节
芯片产业的核心环节,包括了IC设计、IC制造和IC封测。前文我们讲过,芯片是封装在一块硅片上的超大规模集成电路,所以这里讲的IC一词,直接替换成“芯片”,说成比如芯片设计、芯片制造、芯片封测,也是准确的。我们常说的苹果高通台积电、以及华为海思都处在这个核心环节上。

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芯片是否能做到7nm,起决定性作用的是IC制造公司的工艺水平大家熟悉的台积电,以及三星半导体、中芯电子等,都是IC制造公司。台积电是全球第一个有能力制造7纳米芯片的代工厂,三星半导体紧随其后。这也是全球唯二的能生产7纳米芯片的厂家。而原本排名全球第二的芯片代工厂罗德方格在2018年8月宣布放弃7纳米芯片的研发,则反证了7纳米技术实现之难。

所谓7纳米这样的数字,描述的是晶体管的尺寸。 晶体管是一种依赖半导体材料特性实现的电子元器件。在电场的作用下,半导体材料里的电荷被控制,从而实现导电和不导电的转换,对应着“0”和“1”的输出。实现了“0”和“1”的输出,也就实现了二进制。这是电脑、手机等等各类电子产品功能的基础。 正如细胞构成了人体,晶体管构成了芯片。晶体管的个头越小,一颗芯片上能集成的晶体管就越多,能实现的功能就越强大。同时半导体中的电荷跑来跑去的距离变小,开关频率就可以做到更高;控制半导体中电荷跑来跑去的电场也越小,这就达到了节约能耗的目的。 但是当晶体管尺寸越来越小,由其原理决定,晶体管内电场控制电荷跑动的能力就越弱,导致电流开关无法有效阻断电流而形成漏电。这个漏电不容小觑。它不仅是影响了输出“0”、“1”的准确性,而且会让器件在不做任何事情时依然耗电。这是芯片制程逐渐减小到纳米级别时遇到的最大挑战。

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深化阅读部分:场效应晶体管原理这部分看起来稍微有点难,但是其实是纸老虎。花一点时间看懂这部分,才有可能更好地理解芯片制程工艺的缩小,到底解决了哪些问题。这是从浮于表面到有一点了解芯片/微电子电路的分水岭。
现在用来实现芯片的晶体管,叫做场效应晶体管(FET,Field Effect Transistor)。它由源级(S,Source)、漏级(D,Drain)和栅极(G,Gate)构成。

电子由左侧的源级(S)流入,经过栅极(G)下方的管道,从右侧的漏级(D)流出。中间的栅极产生的电场,像一个栅栏决定了电子是否能流过,所以称之为栅。电子从源级流入,仿佛是电子的源头所以称之为源。而漏级是电子流走的方向,仿佛水“漏”了出去,称之为漏。台湾等地,将漏级翻译成汲级,形容像从井中引水、吸水,是更加形象的。
MOSFET在20nm工艺节点,微电子领域普遍使用的是MOS场效应管(金属 Metal – 氧化物 Oxide – 半导体 Semiconductor)FET,其物理实现如下图。
源级和漏级都是掺杂了离子(目的是产生电荷)的硅(蓝色)。栅极是金属(橙色)(Gate)。栅极下方有一层厚度很薄的氧化物(粉红色)。氧化层将栅极和电荷通行的通道隔开,使得电荷能够顺利从源级流向漏级。这个结构由上而下依序为金属(Metal)、氧化物(Oxide)、半导体(Semiconductor),因此称为MOS。

当栅极不加电压,电荷无法在源级到漏级导通流动,输出“0”;当栅极加到一定的正电压,电荷可以在源级到漏级导通流动,输出“1”。一块芯片上有几十亿个晶体管,就是有几十亿的“0”或者“1”的输出。通过金属导线将这些晶体管的源级、漏级、栅极连接,实现这几十亿个“0”、“1”的交互运算,实现加、减、乘、除的结果。这就是计算机的基本工作原理。

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核心工艺FinFET,解决晶体管尺寸变小时的漏电问题
为了加强电场对电流的控制,避免源级到漏级在不需要的时候仍然有电荷通过,形成漏电。美国加州大学伯克莱分校胡正明等三位教授发明了鳍式场效晶体管(Fin Field Effect Transistor,FinFET)。传统的晶体管(MOSFET)仅有底面能够对通道形成电场阻断电流,而鳍式场效晶体管(FinFET)则从三面包围起源漏间的电流通道,对通道形成了更好的阻断控制,解决了漏电的问题。

其原理可以感性地想象为用手去阻断一根水管的水流。传统的做法是用一根手指去压,而FinFET是在按压之余,还用两个手指去捏。这样就能更好地阻断水流了。

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核心工艺EUV光刻在芯片上实现“微雕”电路一颗芯片上有几十亿个晶体管。其实现过程和盖高楼很像,这些晶体管从地基(硅片)上一层层生长出来。每一层实现一系列电路的连接,连接起来一部分晶体管。这每一层的实现有点类似篆刻印章的浮雕技术。
在印章的浮雕中,是将需要雕刻的字先写在印章上,然后除去字周围的石料。在芯片制作中,也是先将电路图刻画在基底上,这一步叫做光刻。然后将其余部分化学腐蚀,这一步叫做刻蚀。之后再进行一些绝缘处理,就形成了一层电路。 原理听起来很简单,难度在于如果要在在几纳米的器件上雕刻,得先找到一把比几纳米要小一点的刻刀。 这就是光刻机了。光刻机工作原理是:光刻机通过一系列的控制手段,控制光源的能量和形状,通过光束投射线路图成比例缩小后映射到硅片上,这个过程中还要通过物镜补偿各种光学误差。不同光刻机的成像比例不同,有 5:1,也有 4:1。由于光的衍射,任何一台光刻机所能刻制的最小尺寸,与它所用的光源的波长成正比。最新的技术是使用极紫外(EUV)光,波长在13.5纳米,经过微缩和多次反射后能够实现7纳米以下光刻。目前世界上最先进的 ASML EUV光刻机被认为是唯一能够生产 7nm以下制程芯片的设备。
光刻是芯片生产中最核心和高难度的环节。在EUV光刻机生产上,荷兰ASML处于“垄断”地位——这家公司是全球唯一能生产EUV的企业。一套EUV光刻系统包含一个重达7,600公斤的大型真空室 (vacuum chamber),以及10万个零件、3千条电线、4万个螺栓与2公里长的软管。
台积电使用的是ASML的光刻机。ASML的2019的EUV光刻机的出货量为30台,台积电抢下其中18台。中芯国际也花费1.2亿美元订购了一台光刻机。然而2018年底ASML一场莫名其妙的大火,烧没了许多光刻机生产的零部件,许多订单供货日期推迟。这也将中国芯片代工厂实现7纳米制程的希望推迟到2020年甚至更晚。

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关于纳米级别芯片制造之难的小结1纳米相当于10个氢原子紧密并排排列,纳米级别的芯片制造是在原子级别进行几十亿个晶体管器件的构造。源漏电流的关断控制、纳米级别光刻的实现,是制造过程中要攻克的最大困难。其他包括电荷量的控制(离子注入)、化学腐蚀时候的药水和定向、绝缘层的性能保障等等,这些都是工艺上要解决的问题。 芯片一次流片,成本以百万美元计,需要精确的工艺能力才能保障尽可能高的良率。因此说IC制造厂家的工艺能力和批量交付的水平,是芯片能否做到7纳米的关键。  那么,是不是说芯片设计公司在7纳米制程上就没有难度,或者不重要了呢?下一章节将会要讲,《7纳米芯片设计之难》。

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