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内存主导半导体,推动芯片封装

一些更有趣的材料来自2019年的Semicon。 我遇到了Ed Doller,前身是英特尔公司,现在是戴米咨询集团公司的Semicon公司。 他说,目前制造的大多数晶体管都被内存技术所使用,特别是DRAMNAND闪存。 下面是他向我发送VLSI Research数据的图表。 从2005年到2015年,NAND闪存的晶体管比例从34%增长到近80%。

在2019年的Semicon会议上,英特尔主办了一场专注于半导体封装的特别活动。 随着传统半导体规模的放缓,芯片之间的封装和通信在满足2020年十年爆炸的大数据,物联网人工智能市场的需求方面变得越来越重要。 许多高电流封装设计的主要特征是更大的封装级集成和SoC分解。 英特尔的一些重要目标是开发技术,将芯片和芯片连接在与单片SoC功能相匹配的封装中。

包装上的技术焦点是:薄/小尺寸客户产品包(例如智能手机和可穿戴设备),强大的交付架构,即使使用高速信号控制热量产生,芯片互连的密度和间距缩放,以及使用来自异构设备的设计多个来源。 下图来自英特尔的一个演示文稿,显示了从传统PCB集成到异构封装(包括DRAM和NAND)的转变。 异质填料导致电子占地面积小,能效更高,性能更高。

除了集成电子设备的较小区域外,封装也越来越薄,通常是通过减薄和堆叠芯片以及在芯片背面构建一些结构。 性能选择也在增加。 带宽密度是线数据速率乘以所谓的布线密度(IO / mm的数量)的乘积,并以GBps / mm表示。 下图显示了几种类型设备(尤其是存储设备)的带宽密度。

从典型的有机封装(FCBGA)到更先进的超密度GCBGA(WIP),在有机基板上使用新设备和光刻工艺可以将IO / MM /层从23-48增加到64-256。采用嵌入式芯片的方法,在称为EMIB的高密度板内封装中使用非常密集的布线,这种IO密度可以达到256-1024 IO / mm /层。 英特尔也一直在追求它的3D芯片堆叠版本,它称之为Feveros。 如下所示,Feveros可与EMIB结合使用,包括横截面。

将处理更接近存储器是提高性能,尤其是延迟以及提高功率效率的非常重要的因素,因为使用大量功率将数据移动到处理到存储器并返回。 英特尔致力于通过Feveros芯片堆叠等方式集成存储器和处理器。 使用高带宽,低功率密集并行链路(例如高带宽存储器,HBM)正在推动对高密度管芯到管芯互连的需求。

下图显示并行互连HBM可以比串行互连DDR接口具有更低的延迟和更低的功耗。 这种高密度并联互连的重要比例考虑因素是线密度,链路长度,线宽和线之间的间隔以及线之间的电介质的性质。

下图总结了一些关键的多芯片互连,以使这些器件尽可能接近单片器件。这些是密​​集的垂直互连,零未对准通孔(ZMV)横向互连和全向互连(ODI)。

高级包装互连 英特尔2019 SEMICON演示文稿

绝大多数半导体存储器支持各种存储器技术,尤其是DRAM和NAND。 先进的封装技术,例如英特尔在2019年SEMICON上展示的技术,支持内存和处理之间密集的高性能连接。

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