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摩尔定律的摩擦

SE:今天IC封装存在哪些重大问题?

张: 摩尔定律正在放缓,但晶体管的扩展仍将继续。 包装行业和OSAT需要开发技术来填补空白。 因此,您将看到更多SiP (系统级封装),硅光子学和传感器。 功率输出,功率效率和互连密度是未来的重点。 尽管如此,许多应用都迫切需要先进的包装。 在7nm,CMOS缩放变得太昂贵。 对于大多数公司来说,开发成本和晶圆成本几乎无法承受,因此您需要将解决方案与不同的技术结合起来。 您使用来自不同代工厂的不同芯片。 先进的包装,尤其是SiP,正在那里发挥作用。OSAT正在帮助业界降低这些成本并继续进行CMOS扩展,但是使用SiP来使用更有效且成本更高的方法来推进它。

SE:在传统的芯片缩放中,我们的想法是将晶体管和IP模块封装在单片芯片上。 这里的高级节点有哪些挑战?

Cheung:当你将更多功能集中到一个模具中时,产量将是一个主要问题。 我们过去曾尝试将模拟和内存与逻辑集成在一起。 然后,模具尺寸和工艺复杂性变得令人望而却步。 我们知道模拟和存储过程不能像数字逻辑那样扩展。 

SE:高级包装提供比以往更多的选择。 你有2.5D / 3D,扇出和SiP。 然后,有小芯片。 包装客户如何确定哪种技术最好?

张:所有这些技术都有自己独特的优点,适合不同的应用。 我们与客户密切合作,了解他们的应用需求,然后选择合适的技术来满足他们的需求。 例如,在扇出时 ,需要考虑封装尺寸,I / O密度和所涉及的芯片数量,以满足机械和I / O密度要求。 对于2.5D ,解决了相同的考虑因素,因此包的成本是合理的。

SE:所以,没有一个IC封装可以满足所有要求。 选择取决于应用程序,对吧?

张:没错。 您需要与设计团队(电路和封装设计小组)合作,以确定最实用的经济高效的封装技术,以满足他们的需求。 例如,扇出对于某些应用程序是有益的。 2.5D也有应用需求的最佳位置。

SE:有没有办法细分这些包装技术?

张:如果你看一下路线图,你可以把它分成倒装芯片,扇出和2.5D的密度和封装尺寸。 密度是指I / O的数量。 现在,2.5D可以处理大多数I / O. 它主要用于HBM (高带宽存储器)和ASIC。 2.5D可以处理超过几十万个凸点的I / O和电源接地。 对于扇出,它是一个中等密度和包装尺寸。 然后,对于BGA,你谈论的是几百到一千个I / O以及电源和接地。

SE:扇出正在获得动力。 在扇出时,管芯在晶片上封装。 它提供了更多的I / O,并且不需要插入器,使其比2.5D便宜。 扇出的标题在哪里?

Cheung: Fan-out提供了支持缩小芯片尺寸和提高I / O密度要求的绝佳选择。ASE的FoCoS封装技术已经证明,晶圆级扇出支持多芯片,ASIC和存储器集成的异构集成,具有降低封装成本的潜力。 我们还将在未来几年内看到更多的面板级扇出开发。

图1:不同的扇出方式:传统的eWLB扇出与ASE的M系列扇出。

SE:Chiplets也在创造一个嗡嗡声 - 特别是你可以拥有一个模块化芯片或小芯片的菜单,它可以与芯片到芯片的互连方案连接,然后封装在一起。 那里发生了什么?

Cheung: 芯片背后的想法是降低成本,同时提高产量和性能。 可以使用芯片库,例如高速接口,存储器,加速器和ASIC功能块。 更重要的是,许多小芯片不需要最新的技术节点。 它应该减少设计周期时间和上市时间。 我们的工作是开发一个包平台,以满足所有互连要求。

SE:小芯片面临的挑战是什么?

Cheung:在同一封装平台上有如此多的芯片,与热,翘曲,CTE(热膨胀系数)不匹配和互连密度相关的问题是主要挑战。

SE:小芯片,扇出和其他封装技术实现了所谓的异构集成。 正如摩尔定律所定义的那样,不是在每个节点的同一芯片上封装更多的晶体管,另一种获得扩展优势的方法是将多个高级芯片放入高级封装中。 这涉及到什么?

Cheung:异构集成通过将芯片与不同的工艺节点和技术相结合来解决这个古老的问题。 芯片到芯片的互连距离非常接近,模仿SoC内部的功能块互连距离。 对于异构集成,其中一个重要因素是复杂性和互连密度。 我们正在组装100,000个具有55μm间距的微凸块。 这与传统的铜柱和焊接尖端有关。 问题是我们是否可以进一步减小凸点间距,以便它可以在稳健的制造环境中产生。

SE:该行业面临一些挑战,需要将今天的铜支柱和微型泵扩展到一定范围之外。 接下来是什么?

张:人们正在研究许多新的互连技术,例如铜到铜的粘合。 他们更多地处于实验室开发阶段。

SE:未来互连的铜纳米膏技术如何?

张:学术界和制造业公司需要共同努力,将这些想法从实验室带到生产中。

SE:如果业界继续使用当今的互连技术,如铜柱和微凸块,这对高级芯片设计中的IC封装意味着什么?

Cheung:当我们缩小过程节点时,您可以在非常小的芯片区域上实现更多功能。 但是为了实现功能,I / O要求将会增加。 硅片变得非常昂贵,因此您不希望I / O要求决定您的芯片尺寸。 换句话说,您不希望更大的芯片尺寸以适应I / O的数量。 所以你想减少你的I / O间距。 你怎么把它们排除在外? 这就是为什么扇出密度(凸起间距,线/间距)将在设计中发挥重要作用的原因。

SE:对7nm设计有什么影响?

张:你需要更多的I / O. 您可以将更多功能块集成到芯片中。 因此,您需要更多I / O来路由功能。 但I / O间距成为一个主要障碍。 它阻碍了你可以挤进模具的功能。

SE:我们如何解决这个问题?

Cheung:您需要焊接互连和更精细的间距互连。 用于HBM连接的微凸块为55μm。 它是一个25μm的铜柱凸点或微凸块,然后是30μm的间距。 但是为了在同一区域放置更多I / O,您需要缩小该间距。 每个微凸块支持电源和接地,然后是I / O.

SE:当IC产业转向5nm和3nm设计时会发生什么?

Cheung:我预计5nm和3nm的成本会增加。 连接更多I / O并将其路由出去的能力将继续成为一项挑战。 我怀疑用于芯片互连的超低k介电材料将继续发展。 我们如何处理这些晶圆将为OSAT带来另一个挑战。

SE:还有其他选择,而不是芯片缩放。 小芯片概念是一种方法。 这种方法不仅仅是2.5D的另一个版本吗?

张:这是2.5D的演变。 现在,我们正在讨论使用硅中介层组装多个芯片,以及晶圆级或面板级扇出。

SE:对于小芯片,我们不会遇到与2.5D相同的挑战,例如已知良品(KGD)以及谁负责该流程? 我们如何解决这个问题?

Cheung:由于所涉及的芯片数量众多,已知良品芯片成为小芯片的一个更重要的问题。 拒绝小芯片封装的成本将非常高。 出于这个原因,设计界,晶圆代工厂和OSAT需要共同努力,以减少设计和工艺引起的缺陷,并建立一种方法,如何在进入最终产品阶段之前测试和筛选出工艺和功能缺陷。

SE:英特尔台积电已经讨论了他们各自的芯片制作工作。 OSAT在小芯片和异构集成环境中的适用范围是什么?

Cheung:像ASE这样的OSAT将成为业内大多数客户的首选小芯片集成商。OSAT一直在支持世界各地晶圆代工厂的晶圆。 我们的业务是提供服务以组装具有不同工艺节点的不同芯片。 这里没有知识产权或利益冲突。

SE:OSAT多年来一直提供这些服务,对吧?

张:是的,这是我们的商业模式。 我们面临的挑战是与不同的客户和代工厂合作,以确保我们可以使用来自不同工艺节点的硅,并满足热和机械设计要求。

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