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为什么芯片变得越来越吵闹

但是,虽然新工艺节点的噪声会变得更糟,但保持在28 nm并不意味着它不能被忽略。过去,设计人员只担心设计的敏感模拟部分的噪声。

边距受到挤压,增加了额外的并发性,并尝试优化设计,以便能够以比过去更高的频率运行。所有这些因素各种噪声问题,其中任何一个都会降低芯片的性能或导致其失效。

噪声是已引入设计中的任何不需要的,意外的或未计划的信号。

当信噪比上升时,随着信噪比的上升,信噪比达到阈值水平,这意味着你的房间数量第二个是毛刺噪声,基本上是串扰。“从数字方面来说,人们可以处理三种主要的噪声源。受害者正在减速或被串扰加速。有故障,我们正在谈论一个静止的受害者。有人提出SI噪声没有信号,你正在处理切换。机制非常相似。有一条类似的线路,通过电容耦合在另一条线路上传输能量。如果它减速或加速,我们称之为SI。那不应该 在那里,我们称之为故障。“

“这是噪音的第三个主要来源,今天真正让人兴奋,那就是IR掉线问题,”Swinnen说。

“长期以来人们一直在谈论过程变化,但我们实际上看到了更多的电压变化,”Cadence数字与签收组产品管理总监Jerry Zhao补充道。这不仅适用于高级节点,而且我们已经看到电网上有更多节点.28 nm和40 nm也存在同样的问题。“

高级节点和传统节点之间共享一些问题。“ 模拟 / RF电路通常比数字电路对噪声更敏感,” Mentor的模拟/混合信号验证解决方案架构师Zhimin Li表示。在高级节点处管理混合信号IC中的噪声变得不仅仅是成功。“先进节点的电源电压降低或开关活动密度更高,甚至数字电路对电源和接地噪声也越来越敏感。

活动增加 
“你无法以数GHz运行,”Movellus首席执行官莫法萨尔说,“此外,两条线之间可以切换的距离”这些问题在历史上并没有真正影响到旧节点。速度超过50米,两根导线之间的距离可以达到10nm,这些导线在3到4GHz的频率下切换。有很多耦合。“

罪魁祸首是开关活动的增加。但随着芯片制造商在旧节点上做更多事情,噪音变得更加成为一个问题。

这更多是关于利用法律的力量的机会,已经部署了多个核心处理器,每个处理器都运行更宽的矢量单元,“解释了Arm的设备和电路研究主管James Myers。突然从较低功率步进到较高功率,例如当缺少高速缓存或新内核接通时,引起电流阶跃/寄生封装/板电感,这意味着驱动装置否则,将需要大的电压余量,这可以是性能和效率。考虑到噪声的设计应该是可以是可能的。 2.5 / 3D继续将更多计算打包到更小的区域。“

协议在这一点上很普遍。“设计正在推动更多事情,”Cadence的赵说,“你正在切换更多,这意味着你正在吸引更多的电流。当电流进入晶体管时,电流会走到哪里?所有的金属,这就是噪音的来源。我们必须考虑电网上的活动将如何影响性能甚至导致芯片故障。“

ANSYS的首席技术专家JoãoGeada表示,“较低的金属水平非常薄,以至于它们非常耐用。”这样,如果没有你,时间变得无法预测您必须执行多物理场,多域仿真,能够共同模拟电网的行为以及时序。

“电网总是有利可图,但进入低端计划”。一直到28nm,我们仍然将事物视为Vdd-Vss,我们可以看看最坏情况下同时切换的位置。

“这不再适用了。”[芯片设计师]过度设计它,“赵说。”他们有非常保守的网格。他们会检查关键时序路径,但是电压敏感路径是问题所在。这个问题存在于7纳米,但是当我们与客户交谈时,他们在28纳米的相同问题上也是同样的问题。使用现有的工具和方法,他们无法理解发生了什么在。“

“远程带宽和快速数据处理正在推动此类SoC的频率限制,” Adesto Technologies集团经理Joao Marques表示,“与此同时,电池供电。这些限制正在减少设计消耗,并且必须最小化来自片上数字处理的噪声耦合。“

新方法 
ANSYS的首席技术产品经理斯科特·约翰逊说:“正在发生的事情是在fmax发生非常低的产量,这是一个惊喜。”这些是最好的设计公司中最好的,几乎每个人都有fmax惊喜 - 无论是完整的fmax失败还是fmax的屈服失败。

但是电压更难,因为它更难,因为它更难,因为处理有问题。“存在分箱的做法,”Swinnen说。我已经看过90秒,因为它们在指定芯片必须工作所需的电压方面有越来越大的难度.IR延迟下降并不新鲜。 IR跌落分析和失效分析的标准签收程序失败,通过了所有测试,但在现场失败。我们采用的方法不充分或不可靠。

“这不再是一个解耦问题了,”Geada说道,“你不能独立于设计而设计电网,特定电网,特定电网必须具有一定的确定性。您必须在关键时刻角落分析电网,而不是仅从电力角度分析电网和电力您还必须分析电网在时序和电网时序方面的行为。“

“如果你有IR下降,你的趋势会减慢。但IR下降也取决于时间。当你切换时将确定现有工具需要迭代方法。”人们都知道时间取决于IR下降,“你有一个鸡和蛋的问题,这一点被忽略了。传统上人们运行一个IR下降分析工具,他们得到每个细胞的IR下降。然后他们用IR下降计时,并申请问题是这忽略了这样一个事实,即IR时间不会发生这种情况。你必须收敛于STA和IR分析之间通常需要四到五个循环的循环才能收敛到一个解决方案,其中时序与IR降相匹配,IR降与时序匹配。

红外线下降取决于活动。“显而易见的答案是,你有运行电路的矢量,这在理论上听起来很棒,但实际上它已经证明是困难的,”Swinnen继续说道,“你需要很多载体来覆盖它们向量是否涵盖了所有可能的组合并处理所有可能的方式?当然不是。向量不仅要数量很大,而且我们谈论的是实时人们通常使用的功能测试向量是无用的。这不是电路的工作方式。“

“如果您知道哪些电路对噪声很敏感,那么您会尝试使用隔离技术来处理它们”,因为它们是处理这些问题的新产品。 “如果你有一个高性能的噪声敏感设计,你可以在它周围放置保护环和沟槽以隔离基板噪声,你可以隔离电源,使数字开关噪声无法通过。我们通过使用数字电路而不是模拟电路提供的架构技术。“

“另一种方法是处理问题,而不是试图将其设计出来。”“片内传感解决方案支持半导体设计界对提高器件可靠性,寿命和增强性能优化的需求,” “我们看到设计界内出现了电路控制和管理,以优化设备的使用寿命,可通过SoC设计考虑区域供电和温度。”

“不考虑设计流程中的噪声,从架构到最终验证,都会导致芯片出现故障或失败,”导师说道。噪声规格和预算主要由应用驱动。在这里,您还必须考虑芯片将运行的各种模式和环境。接下来,必须根据噪声,线性度,功率,面积和其他因素之间的权衡来选择架构。例如,针对不同块的适当频率规划可以帮助减轻关键块的噪声问题。“然后,通过为每个子块创建最佳噪声目标来解决子块上的噪声预算。

“噪声是设计各个方面的考虑因素,”Adesto Technologies的运营和物流经理Olivia Slater说道,“例如,片上数字处理也存在噪声耦合。这可能导致带有封装的系统出现问题,还需要管理其他物理因素,例如由应力引起的噪声或导致天线效应的基板材料。

这给设计增加了一个全新的挑战。“你必须考虑所有设备/芯片切换的频率,并确保它们不会相互干扰,”Faisal说,“如果处理器是7纳米并且运行在2.4 GHz,并且有一个WIFI无线电也运行在2.4 GHz,那么你就会产生一个问题。将会有EM辐射从一个设备传到另一个设备。“

Li提供了另一个例子:“你可以对噪声性能产生重大影响,因为它会通过封装中的导电层或通过空气传播。或者更糟糕的是,可以判断功能。“VCO以与另一个相同的频率振荡,相位噪声可能降低。

结论 
即使设计团队过去没有问题,尝试将更多功能塞入同一个芯片区域或增加并发级别也可能导致意外行为。

值得庆幸的是,新工具正在出现,同时处理时序和功率噪声。现有工具将无法识别这些问题。

· 2019-06-15 09:21  本新闻来源自:semiengineering,版权归原创方所有

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