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用于臂芯的智能即插即用DFT

随着越来越多的子系统IP被实施,现代SoC正在经历功能和设计规模的持续增长。 这些大型,复杂的多核SoC需要DFT和ATPG策略,可有效减少DFT工作量,最大限度地减少ATPG运行时间,并仍能实现目标测试覆盖率。 分层DFT能够以系统和可重复的方式设计和测试这些设计。

真正的分层DFT方法将设计划分为更小的部分,在核心级创建测试结构和模式,然后将核心模式重新定位到芯片级。 该流程包括创建灰盒子视图 - 轻量级模型,仅包含包装链,它隔离核心逻辑。 在图1中,左侧的图像显示了顶级平坦的ATPG,其中整个SoC必须一起测试。 右边的图像说明了分层ATPG,每个块被隔离以供包装链测试。 每个核心可以彼此独立地进行测试,也可以独立测试。 测试访问机制(TAM)用于将通道/引脚带宽最大化到正在测试的任何块。 分层实现需要更少的芯片引脚,减少了测试内存占用和ATPG运行时间。


图1:平面与分层DFT

分层DFT的另一个显着优点是ATPG不需要最终的全芯片网表; 您可以执行所有DFT,包括块可用时的测试模式生成。 核心级模式被重新定位到顶级设计,灰盒模型用于为核心包装链​​之间的互连测试提供轻量级网表。 为了测试顶级逻辑,只需要顶级逻辑的网表和内核之间的互连来创建测试模式。

真正的分层DFT方法基于智能即插即用基础设施作为基础,具有以下特征:

  • 在集成测试平台中完成DFT和ATPG
  • 自动重用并将所有核心级DFT和核心初始化映射到芯片顶层
  • ATPG运行时速度提高10倍,计算资源减少10倍
  • IEEE标准1687 / IJTAG流程

由于Arm和Mentor创建了基于RTL的分层DFT参考流,因此采用分层DFT流比以往更容易。 该DFT流程提供了一种简单且经过验证的分层测试方法,用于经济高效的Arm IP测试,从而更容易获得分层DFT的优势。 该流程定义了实现RTL级分层DFT所需的所有步骤,利用内置自动化,并包括脚本,接口和文档。

在此流程中,基于设计的逻辑分布实现了两个级别的DFT。 它演示了包裹Arm Cortex-A75内核和顶级的分层DFT。 具有Arm核心的任何类似类型的子系统都可以参考此流程。 参考流包含存储器BIST(内置自测试),IEEE 1149.1边界,片上时钟控制器(OCC),嵌入式模式压缩以及用于最佳信道资源利用的灵活测试访问机制(TAM)。 使用Mentor的Tessent系列工具插入所有DFT。 插入所有DFT逻辑的设计图如图2所示。


图2:DFT插入设计概述。

详细的流程基于测试案例,作为自下而上的流程,从核心级RTL设计开始(图3)。 它将引导您完成每一步,图像显示从核心级DFT到芯片级DFT的每个步骤的结果。


图3:所有参考测试用例DFT步骤的流程图。

自下而上的流程开始于Arm A75内核中的内存BIST插入,然后是RTL的嵌入式测试压缩(EDT)和OCC插入。 在A75内核中,Tessent MBIST是为Arm的共享总线内存实现的。 由于此参考设计中有四个相同的A75内核,因此我们可以向其广播输入测试数据。 在DFT插入之后,像往常一样执行核心级合成。 接下来是扫描插入和核心的可重定向ATPG。 完成核心级测试后,参考流程将转移到顶级设计。

顶级DFT插入包括以下内容:

  • JTAG兼容的TAP控制器
  • 边界扫描逻辑
  • MBIST汇编模块,用于芯片顶层的共享总线存储器
  • 插入基于IJTAG的MBIST用于个人记忆

所有这些测试仪器都可以使用DFT规范方法轻松定义,DFT规范方法是一种自动硬件生成方法,可根据对设计的理解提供智能默认DFT。 它还为高级用户提供了最大的灵活性。

第二个DFT插入通道添加了EDT逻辑和OCC。 下表显示了核心和顶级的扫描配置。

DFT信息核心水平最佳
插入通道引脚(输入输出)40:24(输入通道:输出通道)56:24(输入有24个共享通道到核心和32个顶部通道)
包装细胞22专用+699(共享输出)+2031(共享输入)N / A
扫描链910链,最长的有259个细胞;11个包装链788条链,最长的有259个细胞

基于扫描配置,添加了TAM,可以利用和优化芯片上的宝贵测试通道。 在扫描插入期间的第二次通过期间定义了相应的重定向模式。 它还有助于尽早规划扫描配置,如本例所示,了解全局可用资源。

此流程通过统一数据库自动执行,该数据库将所有DFT信息共享给数据库上托管的每个DFT工具。 在下一步,模式生成过程中,平台将识别并理解DFT的存在,并根据这种理解提供智能配置。

下表显示了芯片顶级ATPG结果。

覆盖模式计数测试周期
固定型99.40%17,280(255 + 20)= x17,410 4787750
过渡97.76%74046(255 + 20)x74,182 = 20,400,050
过渡 *97.13%34368(255 + 20)= x34,368 9451200
过渡 **97.80%6188716808233

*显示97.13%基线覆盖率的结果。

**显示将子系统视为物理级别的结果,无边界扫描的覆盖范围丢失。

该Arm-Mentor分层DFT参考流程为包含Arm IP的SoC提供了简单且经过验证的测试方法。 它还显示了IP和EDA提供商之间的合作伙伴关系和生态系统的价值,帮助客户实现经济高效的高质量DFT。 

· 2019-06-13 11:07  本新闻来源自:semiengineering,版权归原创方所有

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