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晶圆的背面有望改进3D封装芯片

欧洲研究机构IMEC已经确定了几项创新,可以帮助建立电路的3D集成,作为低于10nm的几何形状的新法线。

IMEC的3D封装项目主管Eric Beyne和3D混合扩展计划总监Julien Ryckaert提出了许多选择,这些选项要么已经商业化,要么很快就会在IMEC技术论坛之前的新闻发布会上进行。

随着平面小型化难度的增加,3D中的集成已经推进了多年的议程。 然而,EDA公司缺乏对3D设计的支持在一定程度上阻碍了采用。 此外,TSMC在提供高性能集成的同时,CoWoS [基板上芯片上芯片]和InFO [集成扇出]封装等开发仅吸引了少数客户。

因此,推动EDA公司和包装公司支持该技术的制造量很难实现。

然而,平面集成的成本呈指数增长迫使人们寻求替代方案。 这是推动日益采用2.5D逻辑和存储器集成的因素之一。

Beyne描绘了一系列3D集成机会,这些机会跨越八个数量级的电路互连节距密度,从毫米级到纳米级。

3D互连技术领域。 资料来源:IMEC

最高级别的技术是堆叠封装组件。 接下来是使用无源内插器在单个封装中使用多个芯片,这称为2.5D集成。 接下来是使用微凸块的芯片堆叠,其与切割之前的晶片到晶片键合处于大约相同的互连密度水平。 除此之外,我们还进入了晶圆制造工艺领域,如晶圆到晶圆顺序处理和晶体管堆叠。

在商业领域中已经尝试了一些晶体管堆叠,其中3D NAND存储器最多可以显示96层,但这是一个专门的例子。

欧洲研究机构IMEC已经确定了几项创新,可以帮助建立电路的3D集成,作为低于10nm的几何形状的新法线。

Beyne和Ryckaert提出了一些在IMEC更加积极的一端开始看起来很有希望的想法。

一个是功能分区和晶圆到晶圆键合。 这将允许在一个晶片上的存储器优化过程中制造存储器,并且在另一个晶片上制造核心逻辑,其中芯片面积可能减少并且占地面积明显减少。 它还允许功能存储器定位在其所服务的逻辑附近,从而在降低功耗的情况下提高性能。 但是,要实现这些好处,需要EDA公司的支持。

IMEC提出的第二个改进是使用背面电力传输网络(BPN)。 传统上,所有信号和电源互连都是通过晶片正面的后端(BEOL)处理完成的。

这将需要将晶片减薄至约500nm以暴露纳米级的硅通孔(nTSV)。 Beyne表示,将BEOL功率分配移至硅背面可以直接传输到标准单元,可以提高系统性能,增加芯片面积利用率并降低BEOL复杂度。

可能从标准前端处理演变而来的不同形式的3D。 资料来源:IMEC。

BEOL =后端线; PDN =配电网络; uTSV =微硅通孔; BPR =埋地电力轨道; W2W =晶圆到晶圆

“我们正在与EDA公司合作,完全签署[3D集成电路]。那里有一条很好的路径,”Beyne说。 他补充说,尺寸为250nm×180nm,深度为500nm的nanoTSV的可靠性接近传统BEOL的可靠性。

IC制造的角度来看,Ryckaert接受了这个故事。 “我们可能会没有足够的空间将设备放在一起。所以我们需要更高才能获得密度,”他说。

虽然可以进行顺序3D处理以铺设多层电路,但是通常存在高温过程及其对先前表征的层的影响的担忧。 此外,在非常复杂的2D电路上的功率输送需要非常粗的线路来将功率分配给核心逻辑和SRAM。

他说,利用背面显示出极大的吸引力。 “维持SRAM性能将非常具有挑战性,直至iN5 [IMEC 5nm节点],”他补充说,更少的金属层,更少的拥塞和改进的IR压降的好处可以帮助维持SRAM性能。

这种功能性背面技术正在IMEC开发,作为3D程序的一部分,电气结果已达到目标。 IMEC已经证明了microTSV的使用

Ryckaert补充说,功能性背面处理可以看作伪序列3D处理,但提供双面BEOL。 虽然分离信号和功率具有简单的吸引力,但功能性背面处理也可用于其他事物,如时钟和内部总线分配; 增加了MiM电容,IGZO器件和非易失性存储器和I / O.

当被问及MRAM是否可以替代这种3D装配方案中的SRAM时,Ryckaert说:“我们相信非易失性存储器。尽管MRAM倾向于采用BEOL,但SRAM可以替换为某种东西。但只需使用背面MiM电容器可以产生巨大的改进。

· 2019-05-22 21:19  本新闻来源自:eenews,版权归原创方所有

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