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台积电于2021年为“小芯片”式制造做准备

领先的代工芯片制造商台积电透露,预计将于2021年通过其集成电路系统(SoIC)3D封装系统开始“小芯片”式生产。

台积电首席执行官CC Wei在电话会议上致电分析师,讨论第一季度财务业绩:“我们还与SoIC的一些主要客户合作,SoIC是业界领先的3D-IC封装解决方案。我们的目标是开始生产在2021年的时间框架内。“

Wei补充说,包装风格在移动和高性能计算领域受到欢迎,他的公司也有一家汽车芯片公司的询问。

据EDA供应商Cadence Design Systems Inc.称,SoIC制造/封装方法可适用于5G,AI,IoT和汽车应用。

多年来,台积电提供了一系列多芯片封装选择,包括CoWoS [基板上芯片上芯片]和InFO [集成扇出]。 CoWoS采用硅通孔(TSV),是一种高性能选择,但其高昂的费用意味着它的接收量有限。

与此同时,台积电一直在缩减其制造工艺技术。 SoIC是一种多芯片堆叠技术,可与使用10nm或更精细制造工艺制造的芯片一起使用。 它采用铜 - 铜焊盘的热压键合,并支持芯片的正面和背面粘合。

没有引线键合意味着较小的管芯可以在较大的管芯或硅中介层上彼此靠近。它还意味着适用于不同类型电路的工艺技术; 存储器,逻辑,最终封装元件中的混合信号,与单片芯片的尺寸大致相同。

以前,最小处理和更高可靠性的低成本总是有利于单片集成。 缺乏EDA和包装生态系统来支持它也受到限制,但由于前沿制造的极高成本,一些政府和行业机构正在重新审查芯片方法芯片制造。

领先的代工芯片制造商台积电透露,预计将于2021年通过其集成电路系统(SoIC)3D封装系统开始“小芯片”式生产。

小芯片方法可能取决于接口的标准化,因此可以将已知良好芯片(KGD)或芯片放置在库中,然后使用芯片到芯片键合进行选择以进行组装。 结果应该能够更快,更低成本地设计和组装复杂的芯片。

上个月,Cadence宣布台积电已将其EDA工具认定为适合设计SoIC。 全套Cadence数字和签核,定制/模拟以及IC封装和PCB分析工具已针对台积电的SoIC芯片堆叠技术进行了优化。

与此同时,Ansys和Synopsys宣布其工具和设计平台已通过SoIC芯片堆叠技术认证。

· 2019-05-10 09:15  本新闻来源自:eenws,版权归原创方所有

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